Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

The timings of the horizontal clock (line clock) pins are programmable to support:

– Delay insertion both at the beginning and end of each line

– Line clock polarity

– Line clock pulse width, driven on rising or falling edge of pixel clock

VSYNC (

LCDFP

signal) toggles after all lines in a frame have been transmitted to the LCD and a

programmable number of line clock cycles has elapsed both at the beginning and end of each frame.
The LCD Raster Timing 1 (LCDRASTRTIM1) register, offset 0x030, fully defines the behavior of
this signal.

VSYNC can be programmed to be synchronized with the rising or falling edge of LCDCP pixel clock.
The

PXLCLKCTL

and

PSYNCRF

bits in the LCD Raster Timing 2 (LCDRASTRTIM2) register, offset

0x034, are used to configure the synchronization.

■ Passive (STN) mode: The vertical, or frame, clock toggles during the first line of the screen.

■ Active (TFT) mode: The vertical, or frame, clock is also used by TFT displays as the vertical

synchronization signal (VSYNC). The timings of the vertical clock pins are programmable to
support:

– Delay insertion both at the beginning and end of each frame

– Frame clock polarity

■ Passive (STN) mode: To prevent a DC charge within the screen pixels, the power and ground

supplies of the display are periodically switched. The Raster Controller signals the LCD to switch
the polarity by toggling this pin.

■ Active (TFT) mode: This signal acts as an output enable (OE) signal. It is used to signal the

external LCD that the data is valid on the data bus.

The LCD controller has the option to use the internal SRAM memory or external memory through
the EPI interface to hold the frame buffer. The frame buffer contains the palette look-up table (palette
RAM) and the frame data for a given source image. In the LCD Raster Control (LCDRASTRCTL)
register, the

PALMODE

bit can be configured for palette and data loading, palette loading only or

data loading only.

When using the LCD with EPI to interface to external memory, the external code address
space 0x1000.0000 must be selected by programing the

ECADR

field to 0x1 in the EPI

Address Map (EPIADDRMAP) register at EPI offset 0x01C.

The palette RAM is a programmable cross reference table that maps a small set of input codes into
a larger set of output codes. For active matrix displays, the palette RAM is used only for color source
images. For passive matrix displays, the palette RAM is used for both grayscale and color source
images. For color components, the passive matrix mode only supports, 4 bits per color component.
1, 2, 4, and 8 bit per pixel (bpp) source images always use the palette. 12, 16, and 24 bits per pixel
do not use the palette RAM, since raw data transfers occur.