Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

This section details the various clocks and signals. Figure 26-3 on page 1856 shows the input and
output LCD controller clocks.

LCDCP (Pixel Clock derived

from System Clock)

LCDLP (HSYNC/Line Clock)

LCDFP (VSYNC/Frame Clock)

DISPLAY

LCD Controller

System

Clock

The pixel clock (

LCDCP

) frequency is derived from the system clock, which is the internal reference

clock (MCLK) to the LCD module. The pixel clock is used by the LCD display to clock the pixel data
into the line shift register. The formula used for the pixel clock is:

LCDCP

= System Clock /

CLKDIV

where

CLKDIV

is a field in the LCD Control (LCDCTL) register. The value of

CLKDIV

should not

be 0 or 1 in Raster Mode. The pixel clock operates differently depending on the mode of the LCD
controller:

■ Passive (STN) mode:

LCDCP

only transitions when valid data is available for output. It does not

transition when the horizontal clock (HSYNC) is asserted or during wait state insertion.

■ Active (TFT) mode:

LCDCP

continuously toggles as long as the Raster Controller is enabled.

HSYNC (

LCDLP

signal) toggles after all pixels in a horizontal line have been transmitted to the LCD

and a programmable number of pixel clock wait states have elapsed both at the beginning and end
of each line. The LCD Raster Timing 0 (LCDRASTRTIM0) register, offset 0x02C, fully defines the
behavior of this signal.

HSYNC can be programmed to be synchronized with the rising or falling edge of the pixel clock
(

LCDCP

). The

PXLCLKCTL

and

PSYNCRF

bits in the LCD Raster Timing 2 (LCDRASTRTIM2)

register, offset 0x034, are used to configure the synchronization.

■ Active (TFT) mode: The horizontal clock or the line clock is also used by TFT displays as the

horizontal synchronization signal (HSYNC).