Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

– Reading 20 sensors at fixed time periods by configuring 20 pins to be inputs, configuring the

COUNT0

field in the EPIBAUD register to some divider, and then using non-blocking reads.

– Implementing a very wide ganged PWM/PCM with fixed frequency for driving actuators, LEDs,

etc.

■ General custom interfaces of any speed.

The configuration allows for choice of an output clock (free-running or gated), a framing signal (with
frame size), a ready input (to stretch transactions), an address (of varying sizes), and data (of varying
sizes). Additionally, provisions are made for separating data and address phases.

The interface has the following optional features:

■ Use of the EPI clock output is controlled by the

CLKPIN

bit in the EPIGPCFG register. Unclocked

uses include general-purpose I/O and asynchronous interfaces (optionally using RD and WR
strobes). Clocked interfaces allow for higher speeds and are much easier to connect to FPGAs
and CPLDs (which usually include input clocks).

■ EPI clock, if used, may be free running or gated depending on the

CLKGATE

bit in the EPIGPCFG

register. A free-running EPI clock requires another method for determining when data is live,
such as the frame pin or RD/WR strobes. A gated clock approach uses a setup-time model in
which the EPI clock controls when transactions are starting and stopping. The gated clock is
held high until a new transaction is started and goes high at the end of the cycle where
RD/WR/FRAME and address (and data if write) are emitted.

■ Use of the RD and WR outputs is controlled by the

RW

bit in the EPIGPCFG register. For interfaces

where the direction is known (in advance, related to frame size, or other means), these strobes
are not needed. For most other interfaces, RD and WR are used so the external peripheral knows
what transaction is taking place, and if any transaction is taking place.

■ Separation of address/request and data phases may be used on writes using the

WR2CYC

bit in

the EPIGPCFG register. This configuration allows the external peripheral extra time to act.
Address and data phases must be separated on reads. When configured to use an address as
specified by the

ASIZE

field in the EPIGPCFG register, the address is emitted on the with the

RD strobe (first cycle) and data is expected to be returned on the next cycle (when RD is not
asserted). If no address is used, then RD is asserted on the first cycle and data is captured on
the second cycle (when RD is not asserted), allowing more setup time for data.

When

WR2CYC

= 0, write data is valid when the WR strobe is asserted (High). When

WR2CYC

= 1, write data is valid when the WR strobe is Low after being asserted (High).

For writes, the output may be in one or two cycles. In the two-cycle case, the address (if any) is
emitted on the first cycle with the WR strobe and the data is emitted on the second cycle (with
WR not asserted). Although split address and write data phases are not normally needed for
logic reasons, it may be useful to make read and write timings match. If 2-cycle reads or writes
are used, the

RW

bit is automatically set.

■ Address may be emitted (controlled by the

ASIZE

field in the EPIGPCFG register). The address

may be up to 4 bits (16 possible values), up to 12 bits (4096 possible values), or up to 20 bits
(1 M possible values). Size of address limits size of data, for example, 4 bits of address support
up to 24 bits data. 4-bit address uses

EPI0S[27:24]

; 12-bit address uses

EPI0S[27:16]

;

20-bit address uses

EPI0S[27:8]

. The address signals may be used by the external peripheral

as an address, code (command), or for other unrelated uses (such as a chip enable). If the
chosen address/data combination does not use all of the EPI signals, the unused pins can be