Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

This register is the interrupt mask set or clear register. For each interrupt source (read, write, and
error), a mask value of 1 allows the interrupt source to trigger an interrupt to the interrupt controller;
a mask value of 0 prevents the interrupt source from triggering an interrupt.

EPI Interrupt Mask (EPIIM)

Base 0x400D.0000
Offset 0x210
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

ERRIM

RDIM

WRIM

DMARDIM

DMAWRIM

reserved

RW

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x000

RO

reserved

31:5

Write uDMA Interrupt Mask

Description

Value

DMAWRRIS

in the EPIRIS register is masked and does not cause

an interrupt.

0

DMAWRRIS

in the EPIRIS register is not masked and can trigger

an interrupt to the interrupt controller.

1

0

RW

DMAWRIM

4

Read uDMA Interrupt Mask

Description

Value

DMARDRIS

in the EPIRIS register is masked and does not cause

an interrupt.

0

DMARDRIS

in the EPIRIS register is not masked and can trigger

an interrupt to the interrupt controller.

1

0

RW

DMARDIM

3

Write FIFO Empty Interrupt Mask

Description

Value

WRRIS

in the EPIRIS register is masked and does not cause

an interrupt.

0

WRRIS

in the EPIRIS register is not masked and can trigger an

interrupt to the interrupt controller.

1

0

RW

WRIM

2