Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X 데이터 시트

This register is the raw interrupt status register. On a read, it gives the current state of each interrupt
source. A write has no effect.

Note that raw status for read and write is set or cleared based on FIFO fullness as controlled by
EPIFIFOLVL.

Raw status for error is held until the error is cleared by writing to the EPIEISC register.

EPI Raw Interrupt Status (EPIRIS)

Base 0x400D.0000
Offset 0x214
Type RO, reset 0x0000.0004

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

ERRRIS

RDRIS

WRRIS

DMARDRIS

DMAWRRIS

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x000

RO

reserved

31:5

Write uDMA Raw Interrupt Status

Description

Value

The write uDMA has not completed.

0

The write uDMA has completed.

1

This bit is cleared by writing a 1 to the

DMAWRIC

bit in the EPIEISC

register.

0

RO

DMAWRRIS

4

Read uDMA Raw Interrupt Status

Description

Value

The read uDMA has not completed.

0

The read uDMA has completed.

1

This bit is cleared by writing a 1 to the

DMARDIC

bit in the EPIEISC

register.

0

RO

DMARDRIS

3