Manualsbrain.com
  1. 매뉴얼
  2. 브랜드
  3. Texas Instruments
  4. DM6467 Digital Video Evaluation Module TMDXEVM6467T
  5. 데이터 시트

Texas Instruments DM6467 Digital Video Evaluation Module TMDXEVM6467T TMDXEVM6467T 데이터 시트

제품 코드
TMDXEVM6467T
다운로드
페이지 중 352
SPRS605C – JULY 2009 – REVISED JUNE 2012
7.23.3 SPI Electrical Data/Timing
Master Mode — General
Table 7-110. General Switching Characteristics in Master Mode
(1)
-1G
NO.
PARAM2ETER
UNIT
MIN
MAX
1
t
c(CLK)
Cycle time, SPI_CLK
2P
ns
2
t
w(CLKH)
Pulse width, SPI_CLK high
P
ns
3
t
w(CLKL)
Pulse width, SPI_CLK low
P
ns
Output setup time, SPI_SIMO valid (1st bit) before initial SPI_CLK
rising edge, 3-/4-/5-pin mode,
2P
polarity = 0, phase = 0
Output setup time, SPI_SIMO valid (1st bit) before initial SPI_CLK
rising edge, 3-/4-/5-pin mode,
0.5T + 2P
polarity = 0, phase = 1
4
t
osu(SIMO-CLK)
ns
Output setup time, SPI_SIMO valid (1st bit) before initial SPI_CLK
falling edge, 3-/4-/5-pin mode,
2P
polarity = 1, phase = 0
Output setup time, SPI_SIMO valid (1st bit) before initial SPI_CLK
falling edge, 3-/4-/5-pin mode,
0.5T + 2P
polarity = 1, phase = 1
Delay time, SPI_CLK transmit rising edge to SPI_SIMO output valid
5
(subsequent bit driven), 3-/4-/5-pin mode, polarity = 0, phase = 0
Delay time, SPI_CLK transmit falling edge to SPI_SIMO output
valid (subsequent bit driven), 3-/4-/5-pin mode, polarity = 0, phase
5
= 1
5
t
d(CLK-SIMO)
ns
Delay time, SPI_CLK transmit falling edge to SPI_SIMO output
valid (subsequent bit driven), 3-/4-/5-pin mode, polarity = 1, phase
5
= 0
Delay time, SPI_CLK transmit rising edge to SPI_SIMO output valid
5
(subsequent bit driven), 3-/4-/5-pin mode, polarity = 1, phase = 1
Output hold time, SPI_SIMO valid (except final bit) after receive
falling edge of SPI_CLK,
0.5T – 4
3-/4-/5-pin mode, polarity = 0, phase = 0
Output hold time, SPI_SIMO valid (except final bit) after receive
rising edge of SPI_CLK,
0.5T – 4
3-/4-/5-pin mode, polarity = 0, phase = 1
6
t
oh(CLK-SIMO)
ns
Output hold time, SPI_SIMO valid (except final bit) after receive
rising edge of SPI_CLK,
0.5T – 4
3-/4-/5-pin mode, polarity = 1, phase = 0
Output hold time, SPI_SIMO valid (except final bit) after receive
falling edge of SPI_CLK,
0.5T – 4
3-/4-/5-pin mode, polarity = 1, phase = 1
(1)
T = period of SPI_CLK; P = period of SPI core clock
312
Peripheral Information and Electrical Specifications
Copyright © 2009–2012, Texas Instruments Incorporated
Product Folder Link(s):