Texas Instruments TMS320C642x DSP 사용자 설명서

lists the memory-mapped registers related to the DDR2 memory controller. See the

device-specific data manual for the memory addresses of these registers.

The DDR2 memory controller peripheral interfaces to the CPU using a 64-bit data bus, and supports both
big-endian and little-endian operating modes (see

for more information regarding big-endian

and little-endian mode operation).

The DDR2 memory controller memory-mapped registers are 32-bit registers, and when accessing them
via the 64-bit interface, 32-bit words are swapped internally depending on the selected endianness so that
the register memory-map is the same for both big-endian and little-endian modes. This allows the same
code to be run regardless of endianness. This includes code that is bootloaded, or code from other
sources. Therefore, for example, when accessing the SDRAM bank configuration register (SDBCR) and
the SDRAM refresh control register (SDRCR), the following data is obtained:

Little-Endian

SDRAM refresh control register (SDRCR)

SDRAM bank configuration register (SDBCR)

Big-Endian

SDRAM bank configuration register (SDBCR)

SDRAM refresh control register (SDRCR)

4h

SDRSTAT

SDRAM Status Register

8h

SDBCR

SDRAM Bank Configuration Register

Ch

SDRCR

SDRAM Refresh Control Register

10h

SDTIMR

SDRAM Timing Register

14h

SDTIMR2

SDRAM Timing Register 2

20h

PBBPR

Peripheral Bus Burst Priority Register

C0h

IRR

Interrupt Raw Register

C4h

IMR

Interrupt Masked Register

C8h

IMSR

Interrupt Mask Set Register

CCh

IMCR

Interrupt Mask Clear Register

E4h

DDRPHYCR

DDR PHY Control Register

F0h

VTPIOCR

VTP IO Control Register

38h

DDRVTPR

DDR VTP Register

4Ch

DDRVTPER

DDR VTP Enable Register

SPRUEM4A – November 2007

41