Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register specifies whether an interrupt was signaled.

I2C Slave Masked Interrupt Status (I2CSMIS)

I2C 0 base: 0x4002.0000
I2C 1 base: 0x4002.1000
I2C 2 base: 0x4002.2000
I2C 3 base: 0x4002.3000
I2C 4 base: 0x400C.0000
I2C 5 base: 0x400C.1000
I2C 6 base: 0x400C.2000
I2C 7 base: 0x400C.3000
I2C 8 base: 0x400B.8000
I2C 9 base: 0x400B.9000
Offset 0x814
Type RO, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

DATAMIS

STARTMIS

STOPMIS

DMARXMIS

DMATXMIS

TXMIS

RXMIS

TXFEMIS

RXFFMIS

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0

RO

reserved

31:9

Receive FIFO Full Interrupt Mask

Description

Value

No interrupt.

0

An unmasked Receive FIFO Full interrupt was signaled and is
pending.

1

This bit is cleared by writing a 1 to the

RXFFIC

bit in the I2CSICR

register.

0

RO

RXFFMIS

8

Transmit FIFO Empty Interrupt Mask

Description

Value

No interrupt.

0

An unmasked Transmit FIFO Empty interrupt was signaled and
is pending.

1

This bit is cleared by writing a 1 to the

TXFEIC

bit in the I2CSICR

register.

0

RO

TXFEMIS

7