Fujitsu FR81S User Manual

CHAPTER 36: EXTERNAL BUS INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : EXTERNAL BUS INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

14 

[bit17, bit16] WRCV[1:0] (Write ReCoVery cycle) : Write Recovery Cycle 

WRCV[1:0] is the write recovery cycle setting and is configured to control access to devices that have a 

limit on the interval between a write access and the next access. During write recovery cycles, all of the 

chip select signals are negated and write strobe signals WRnX (n=0, 1) is also held negated. Furthermore, 

new accesses are not started within this period. When the write recovery cycle is set to 1 cycle or higher, the 

write recovery cycle is always inserted after the write access.

 

WRCV[1:0] 

Write recovery cycle 

00 

0 cycle (AWR0 Initial value) 

01 

1 cycle 

10 

2 cycles 

11 

3 cycles 

 

[bit15, bit14] CSRD[1:0] (CSnX to RDX setup cycle) : CSnX to RDX Setup Cycle 

CSRD[1:0] configures the read access CSnX to RDX setup cycles which set the period until RDX is 

asserted after CSnX is asserted. 

In order to correctly establish the protocol when address/data multiplex bus is configured (ACR:BSTY=1), 

set the AWR parameters to satisfy the following conditions. 

ACS + CSRD 

≥

 1 and ACS + CSWR 

≥

 1   

CSRD[1:0] 

CSnX → RDX Setup extension cycle   

00 

0 cycle 

01 

1 cycle 

10 

2cycles 

11 

3 cycles (AWR0 Initial value) 

 

[bit13, bit12] RDCS[1:0] (RDX to CSnX hold cycle) : RDX to CSnX Hold Cycle 

RDCS[1:0] configures the read access RDX to CSnX hold cycles which set the period until CSnX is 

negated after RDX is negated.

 

RDCS[1:0] 

RDX → CSnX hold extension cycle 

00 

0 cycle 

01 

1 cycle 

10 

2 cycles 

11 

3 cycles (AWR0 Initial value) 

MN705-00010-1v0-E

1213