Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

6. Operation of CSIO 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

182 

Reception interrupts occur either when the reception is completed (SSR:RDRF) or when a reception error 

occurs (SSR:ORE). 

When the last data bit is detected, reception data is stored in the receive data register (RDR). When 

reception is completed (SSR:RDRF=1) or a reception error occurs (SSR:ORE=1), a corresponding flag is 

set. If reception interrupts are enabled (SCR:RIE=1) at this time, a reception interrupt occurs. 

⋅

  When a reception error occurs, the data in the receive data register (RDR) becomes invalid. 

 

Figure 6-1 Timing of Flag Setting 

 

Reception operation and flag setting timing 

 

SCK 

SIN 

Reception data 
sampling 

D0 

D1 

D2 

D3 

D4 

D5 

D6 

D7 

RDRF 

Generateion of reception interrupt 

＜Notes＞ 
The figure shows the timing under the following condition: 
SCR：MS=1, SPI=0 
ESCR：L3～L0=0000b 
SMR:SCINV=0, BDS=0, SCKE=0, SOE=0 

Timing to set ORE(overrun error) flag bit 

 

SCK 

SIN 

Reception data 
sampling 

D0    D1     D2     D3    D4     D5     D6    D7     D0     D1   D2    D3   D4    D5   D6   D7 

RDRF 

Overrun error occurrence* 

ORE 

＜Notes＞ 
The figure shows the timing under the following condition: 
SCR：MS=1, SPI=0 
ESCR：L3～L0=0000b 
SMR:SCINV=0, BDS=0, SCKE=0, SOE=0 

*:An overrun error occurs when the next data is transferred before the reception data is read(RDRF=1) 

 

MN705-00010-1v0-E

1495