Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

6. Operation of CSIO 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

188 

Chip select error will be generated when the number of frames which have been transmitted is less than the 

setup value specified by the TBYTE and no valid data is present in the transmission data register (TDR) 

(SSR:TDRE="1") after one frame is transmitted while in master mode (SCR:MS="0"). This error will also 

be generated when chip select pin becomes inactive while transmitting in slave mode (SCR:MS=1). 



 Master Mode (SCR:MS="0") 

Chip select error will be generated with transfer byte error enabled (TBEEN="1") and any of following 

events when no valid data is present in the transmission data register (TDR) (SSR:TDRE="1") before 

transmitting data frame specified by the TBYTE. 

⋅

  Chip select is used 

⋅

  Synchronous transmission with the serial timer is used 

⋅

  Transmission activated by external trigger is used 

In this case, when chip select error interrupt is enabled (SACSR:CSEIE="1"), a transmission interrupt will 

be generated.   

 

Figure 6-6 Chip Select Error Generation Timing 

CSE

1

st

 Byte

2

nd

 Byte

TDRE

Transmission data

TDR RW

TBI

TBYTE0

3

2

1

3

Transmissions 
counter*A

＊A:Internal counter to be count transmission bytes

Generation of transmission 
interrupt

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MN705-00010-1v0-E

1501