Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

7. Operation of LIN Interface (v2.1) 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

245 

The following table indicates how LIN-UART interrupt control bits relate to interrupt factors. 

Table 7-1 Interrupt Control Bits and Interrupt Factors for LIN Interface (v2.1) (manual mode)

  

Interrupt 

type 

Interrupt 

request 

flag bit 

Flag 

register 

Interrupt factor 

Interrupt 

factor 

enable bit 

Clearing of interrupt request 

Recep- 

tion 

RDRF 

SSR 

1-byte reception 

SCR:RIE 

Reading of receive data (RDR) 

Reception of as much 

data as specified by 

FBYTE 

Reading of receive data (RDR) until 

the reception FIFO is emptied 

Detection of reception 

idle for 8-bit time or more 

while there is valid data in 

the reception FIFO with 

the FRIIE bit set to "1". 

ORE 

SSR 

Overrun error 

Writing of "1" to the reception error 

flag clear bit (SSR:REC) 

FRE 

SSR 

Framing error 

Trans- 

mission 

TDRE 

SSR 

Transmission register is 

empty 

SCR:TIE 

Writing the transmit data (TDR) or 

writing of "1" to the transmission 

FIFO operation enable bit while the 

transmission FIFO operation enable 

bit is "0" and there is valid data in 

the transmission FIFO 

(retransmission)*

1

 

TBI 

SSR  No transmission operation  SCR:TBIE 

Write to the transmit data (TDR), 

write "1" to the Lin break field set 

bit(LBR), or write "1" to the 

transmission FIFO operation enable 

bit when it is "0" and the 

transmission FIFO has valid data 

(retransmission)*

1

 

FDRQ 

FCR1 

The storage data value of 

the transmission FIFO is 

FTICR setting value or 

less, or empty 

FCR1:FTIE 

Writing of "0" to the FIFO 

transmission data request bit 

(FCR1:FDRQ), or transmission 

FIFO is full 

Status 

LBD 

SSR 

Lin break field detection  ESCR:LBIE 

Writing "0" to the SSR:LBD 

SFD 

SACSR  Sync Field is detected 

SACSR: 

SFDE 

Writing "0" to Sync Field detection 

flag (SACSR:SFD) 

TINT  SACSR 

Serial Timer Register 

(STMR) matched Serial 

Timer Comparison 

Register (STMCR) 

SACSR: 

TINTE 

Writing "0" to timer interrupt flag bit 

(SACSR:TINT) 

Input 

capture 

ICP 

ICS 

1st falling edge of Lin 

Synch Field 

ICS:ICE0 

Disabling of ICP 

ICP 

ICS 

5th falling edge of Lin 

Synch Field 

*1: Wait for TDRE bit with "0" before setting "1" to TIE bit. 

MN705-00010-1v0-E

1558