Fujitsu FR81S User Manual

CHAPTER 3: CPU 

 

 

10. Memory Protection Function (MPU) 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CPU 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

32 

The bit configuration of the instruction access protection violation status register is shown. 

This register indicates the status when an instruction access protection violation occurs. 

The content of this register is updated by hardware only when IPV=0. Only writing 0 to the IPV bit has an 

effect. Writes to any other bits and writing 1 to IPV are ignored. 

Also see "10.4.2. Instruction Access Protection Violation" and "10.4.7. Notes". 



 IPVSR : Address 031E

 

bit15 

bit14 

bit13 

bit12 

bit11 

bit10 

bit9 

bit8 

 

 

Reserved 

Initial value 

- 

- 

- 

- 

- 

- 

- 

- 

Attribute  R0,W0  R0,W0  R0,W0  R0,W0  R0,W0  R0,W0  R0,W0  R0,W0 

 

 

bit7 

bit6 

bit5 

bit4 

bit3 

bit2 

bit1 

bit0 

 

 

Reserved 

SZ[1:0] 

MD 

Reserved 

IPV 

Initial value 

- 

- 

0 

0 

0 

- 

- 

0 

Attribute  R0,W0  R0,W0  R,WX  R,WX 

R,WX  R0,W0  R0,W0 

R,W 

 

[bit15 to bit6, bit2, bit1] Reserved 

These bits are reserved. Always write 0 to these bits. 

[bit5, bit4] SZ[1:0] 

The access size when the violation occurred. 

SZ[1:0] 

Access size 

00 

Byte 

01 

Half-word 

10 

Word 

11 

Reserved 

 

[bit3] MD 

Indicates the mode of the access. 

MD 

Operation mode 

0 

Access in user mode 

1 

Access in privilege mode 

 

MN705-00010-1v0-E

129