Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

8. Operation of I2C 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

343 

If the data direction bit (R/W) is "0", data is sent from the master. The slave responds with ACK or NACK 

each time one byte is transmitted. The location where a wait condition develops varies depending on the 

IBCR:WSEL bit setting as follows: 

 

Table 8-5 IBCR:WSEL Bit at the Time of Master Data Transmission   

(When DMA mode is disabled (SSR:DMA=0)) 

WSEL 

Operation 

0 

<FIFO Unused> 

In the 2nd or subsequent byte, the interrupt flag bit (IBCR:INT) is set to "1" and SCL is set to 

"L" to go into the wait state when the SSR:TDRE bit is "1" or after the acknowledgment on the 

arbitration lost detection.   

<FIFO Used> 

If FIFO is enabled, the master will set the interrupt flag(IBCR:INT) to "1" after receiving 

acknowledge and then goes to the wait state, when it detects an arbitration lost or finds no valid 

data in the transmit data register (SSR:TDRE=1). 

1 

<FIFO Unused> 

In the 2nd or subsequent byte, the interrupt flag bit (IBCR:INT) will be set to "1" and SCL will 

be set to "L" to go into the wait state when the SSR:TDRE bit is "1" or after the master 

transmitted 1 byte data on the arbitration lost detection.   

<FIFO Used> 

If FIFO is enabled, the master will transmit data, and then set the interrupt flag (IBCR:INT) to 

"1" and wait, when it detects arbitration lost or finds no valid data in the transmit data register 

(SSR:TDRE=1). 

 

Table 8-6 IBCR:WSEL Bit at the Time of Master Data Transmission   

(When DMA mode is enabled (SSR:DMA=1)) 

WSEL 

Operation 

0 

<FIFO Unused> 

In the 2nd or subsequent byte, after acknowledge is received when the SSR:TDRE bit to "1", the 

transmission bus idle flag (SSR:TBI) is set to "1" and SCL is set to "L" to put the bus into the 

wait state.   

<FIFO Used> 

Moreover, if FIFO is enabled, after acknowledge is received when the transmission data register 

has lost effective data (SSR:TDRE=1), the transmission bus idle flag (SSR:TBI) is set to "1" to 

put the bus into the wait state. 

1 

<FIFO Unused> 

In the 2nd or subsequent byte, after the master transmits the data of one byte when the   

SSR:TDRE bit is set to "1", transmission bus idle flag (SSR:TBI) is set to "1" and SCL is set to 

"L" to put the bus into the wait state.   

<FIFO Used> 

Moreover, if the FIFO is permitted, after    the master transmits the data of one byte when the 

transmission data register has lost effective data (SSR:TDRE=1), the transmission bus idle flag   

(SSR:TBI) is set to "1" to put the bus into the wait state. 

 

However, the master sets the interrupt flag (IBCR:INT) after receiving acknowledge regardless of the 

IBCR:WSEL setting in the following case: 

⋅

 

If NACK is received except for stop condition setting (IBCR:MSS=0, ACT=1) 

 

The following gives an example of procedure used to transmit data to the slave: 

MN705-00010-1v0-E

1656