Manualsbrain.com
  1. Manuals
  2. Brands
  3. Fujitsu
  4. FR81S
  5. User Manual

Fujitsu FR81S User Manual

Download
Page of 2342
CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 
 
 
8. Operation of I2C 
 
FUJITSU SEMICONDUCTOR LIMITED 
CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 
FUJITSU SEMICONDUCTOR CONFIDENTIAL 
361 
 
Figure 8-38 Master Reception interrupt (2)-when FIFO is Disabled   
(SSR:DMA="1", IBCR:WSEL="1", IBSR:RSA="0") 
 
 
           S  Slave Address  R   ACK Data   ACK  Data   ACK  Data  NACK P or Sr 
                                   □     □          □         □    △▲ 
                                 ①     ②          ②         ③ 
S: Start condition 
R: Data direction bit (Read direction) 
P: Stop condition     
Sr: Repeated start condition 
: Interrupt because of INTE = "1" 
: Interrupt because of CNDE = "1" 
: Interrupt by TBIE= "1" 
(1) Generation of interrupt by slave address transmission + direction bit transmission + 
     acknowledgment reception 
      - the data of the dummy is written in the TDR register. 
(2) An interrupt generated by 1 byte reception 
      - the data of the dummy is written in the TDR register after reading reception data 
(3) An interrupt generated by 1 byte reception 
      - Set ACKE= "0", MSS= "0" or MSS= "1", and SCC= "1" after reception data reading 
      *) Interrupt flag(INT,TBI) generated, TDRE bit is "1" 
 
 
 
 
Figure 8-39 Master Reception interrupt (3)-when FIFO is Enabled   
(SSR:DMA="1", IBCR:WSEL="0", IBCR:ACKE="0", IBSR:RSA="0") 
 
           S  Slave Address  R   ACK Data   ACK  Data   ACK  Data  NACK P or Sr 
                                                                       △▲ 
                                                                     ①   
S: Start condition 
R: Data direction bit (Read direction) 
P: Stop condition     
Sr: Repeated start condition 
: Interrupt because of INTE = "1" 
: Interrupt because of CNDE = "1" 
(1) Generation of interrupt by TDRE ="1" 
      - Set MSS= "0" or MSS= "1", and SCC= "1" after reading all data from reception FIFO 
 
 
 
 
Figure 8-40 Master Reception interrupt (4)-when FIFO is Enabled   
(SSR:DMA="0", IBCR:WSEL="1", IBSR:RSA="0") 
 
 
           S  Slave Address  R   ACK Data   ACK  Data   ACK  Data  NACK P or Sr 
                                                                  □    ▲ 
                                                                ① 
S: Start condition 
R: Data direction bit (Read direction) 
P: Stop condition     
Sr: Repeated start condition 
: Interrupt because of CNDE = "1" 
: Interrupt by TBIE= "1" 
(1) Generation of interrupt by TDRE ="1" 
      - Set ACKE= "0", MSS= "0" or MSS= "1", and SCC= "1" after reading all data from reception FIFO 
 
 
 
 
MB91520 Series
MN705-00010-1v0-E
1674