Fujitsu FR81S User Manual

CHAPTER 41: CAN 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : CAN 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

62 

Data transmission/reception with message RAM is shown. 

The BUSY bit of the IFx command request register (IFxCREQ) will be set to "1" when the data transfer 

between the message interface register and message RAM is started. The BUSY bit will be cleared to "0" 

after the transfer completion (see Figure 5-1). 

The IFx command mask register (IFxCMSK) sets whether to transfer the entire or partial data of a message 

object. Due to the structure of message RAM, it is not possible to write a single bit/byte of the message 

object to message RAM. The entire data of a single message object is always written to message RAM. 

Data transfer from the message interface register to message RAM therefore requires a read-modify-write 

cycle. 

Figure 5-1 Data Transfer between Message Interface Register and Message RAM 

 

Start

Writing to the IFx command

request register

BUSY = 1

Interrupt = 0

BUSY = 0

Interrupt = 1

WR/RD = 1

Reading from the message RAM

to the message interface register

Reading from the message RAM

to the message interface register

Writing to the message RAM

from the message interface register

No

No

Yes

Yes

MN705-00010-1v0-E

1755