Fujitsu FR81S User Manual

CHAPTER 41: CAN 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : CAN 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

81 

Bit timing and CAN system clock (fsys) generation is shown. 

This section explains the overview of bit timing and its role in the CAN controller. 

Each CAN node of the CAN network has a clock oscillator (normally a crystal oscillator). Time parameter 

of bit time can be configured individually for each CAN node. A common bit rate can be produced even if 

the oscillation cycle (fosc) of each CAN node is different. 

Frequency of these oscillators differ slightly by temperature/voltage change or component deterioration. 

CAN node can compensate different bit rates by resynchronizing to the bit stream, as long as this 

fluctuation falls within the tolerance range (df) of the oscillator. 

The bit time is divided into the following four segments (see Figure 5-3 Bit timing) according to the CAN 

specification: synchronization segment (Sync_Seg), transmission time segment (Prop_Seg), phase buffer 

segment 1 (Phase_Seg1) and phase buffer segment 2 (Phase_Seg2). Each segment consists of a 

programmable time quantum (see Table 5-3 CAN Bit Time Parameters). Basic unit time (tq) of the bit time 

is defined by the system clock fsys of the CAN controller and baud rate prescaler (BRP). 

tq = BRP / fsys 

CAN system clock fsys will be generated as shown in the figure below. Sync_Seg of the synchronization 

segment will be the timing within the bit time expecting the edge of the CAN bus. Prop_Seg of the 

transmission time segment compensates the physical delay time in the CAN network. Phase_Seg1 and 

Phase_Seg2 of the phase buffer segment specify the sampling point. Resynchronization jump width (SJW) 

defines the displacement of the sampling point at resynchronization in order to compensate the edge phase 

error. 

Figure 5-3 Schematic Diagram of CAN System Clock (fsys) Generation 

 

 

Figure 5-4 Bit timing 

 

 

 

 

( Set with CANPRE[3:0])

/(1 to 12)

CAN prescaler clock

(See "CHAPTER5 CLOCK".)

CAN system clock (fsys)

Prescaler

divide (1 to 12) 

(See CHAPTER of "CLOCK") 

1 bit time (BT)

Sample point

1 unit time

(tq)

Sync

_Seg

Prop_Seg

Phase_Seg1

Phase_Seg2

MN705-00010-1v0-E

1774