Fujitsu FR81S User Manual

CHAPTER 5: CLOCK 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

24 

[bit7 to bit4] POSW[3:0] (Pll clock OSc Wait) : PLL oscillation stabilization wait selection 

These bits select the oscillation stabilization wait time for the PLL/SSCG clock (PLLSSCLK) as follows.   

POSW[3:0] 

PLL/SSCG clock oscillation 

stabilization wait time 

At 4MHz 

At 8MHz 

1000 

2

9 

× 

main clock cycle

 

128.0[µs] 

64.0[µs] 

1001 

2

10 

× 

main clock cycle

 

256.0[µs] 

128.0[µs] 

1010 

2

11 

× 

main clock cycle

 

512.0[µs] 

256.0[µs] 

1011 

2

12 

× 

main clock cycle

 

1024.0[µs] 

512.0[µs] 

1100 

2

13 

× 

main clock cycle

 

2048.0[µs] 

1024.0[µs] 

1101 

2

14 

× 

main clock cycle

 

4096.0[µs] 

2048.0[µs] 

1110 

2

15 

× 

main clock cycle

 

8192.0[µs] 

4096.0[µs] 

1111 

2

16 

× 

main clock cycle

 (Initial value) 

16384.0[µs] 

8192.0[µs] 

POSW3 always reads "1".   

The PLL/SSCG clock lock up time wait time specification in this product is 200[μs]. Reserve the 200[μs] wait 

time or more by either of the following methods.   

⋅

 

Select 256[μs] POSW[3:0] or more. 

⋅

 

Reserve the 200[μs] wait time or more by software processing, regardless of POSW[3:0] settings. 

 

MN705-00010-1v0-E

185