Fujitsu FR81S User Manual

CHAPTER 19: BASE TIMER 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : BASE TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

31 

The bit configuration of status control registers 0, 1 (BTxSTC) is shown below. 

These registers control interrupt requests. 

⋅

 

Reserved bits must be set to “0”. 

⋅

 

For the read-modify-write instruction to TGIR and UDIR, "1" is read out. 

⋅

 

These registers must be accessed in 8-bit mode. 

⋅

 

These registers will also be initialized when reset mode is set (writing of BTxTMCR:FMD = 000). 

 



    BTxSTC : Address Base_addr + 05

 

bit7 

bit6 

bit5 

bit4 

bit3 

bit2 

bit1 

bit0 

 

 

Reserved 

TGIE 

Reserved 

UDIE 

Reserved 

TGIR 

Reserved 

UDIR 

Initial value 

0 

0 

0 

0 

0 

0 

0 

0 

Attribute  R0,W0 

R/W 

R0,W0 

R/W 

R0,W0  R(RM1),W  R0,W0  R(RM1),W 

 

[bit6] TGIE (TriGger Interrupt Enable) : Trigger interrupt request enable bit 

This bit sets whether or not to generate a trigger interrupt request when a 16-bit PPG timer activation trigger is 

detected (TGIR = 1). 

[bit4] UDIE (UnDerflow Interrupt Enable) : Underflow interrupt request enable bit 

This bit sets whether or not to generate an underflow interrupt request when the base timer x H width setting 

reload register (BTxPRLH) completed counting down and the counter underflows (UDIR = 1). 

TGIE/UDIE 

Description 

0 

Disabled. 

1 

Enabled. 

 

[bit2] TGIR (TriGger Interrupt Register) : Trigger interrupt request flag bit 

This bit indicates that a 16-bit PPG timer activation trigger is detected. When this bit is "1" and the TGIE bit is 

set to "1", a trigger interrupt request is generated. 

[bit0] UDIR (UnDerflow Interrupt Register) : Underflow interrupt request flag bit 

This bit indicates that the base timer x H width setting reload register (BTxPRLH) completed counting down 

and an underflow occurred. An underflow will occur if the register attempts counting down when the 16-bit 

down counter value is "0000

H

". When this bit is "1" and the UDIE bit is set to "1", an underflow interrupt 

request is generated. 

TGIR/UDIR 

Read 

Write 

0 

No trigger detection/underflow occurred. 

This bit is cleared. 

1 

Trigger detection/underflow occurred. 

No effect on the operation. 

MN705-00010-1v0-E

664