Fujitsu FR81S User Manual

CHAPTER 22: 32-BIT OUTPUT COMPARE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : 32-BIT OUTPUT COMPARE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

10 

The bit configuration of the output control register (Lower bit) is shown below. 

This register is to control operations of the output compare. 

  x: Channel number 6, 8, and 10. 

  y: Channel number 7, 9, and 11. 



 OCSLxy (Output compare xy): Address Base_addr+0x0B

 

bit7 

bit6 

bit5 

bit4 

bit3 

bit2 

bit1 

bit0 

 

 

IOPy 

IOPx 

IOEy 

IOEx 

Reserved  Reserved 

CSTy 

CSTx 

Initial value 

0 

0 

0 

0 

1 

1 

0 

0 

Attribute  R(RM1),W R(RM1),W 

R/W 

R/W 

R1,WX 

R1,WX 

R/W 

R/W 

[bit7] IOP : Interrupt request flag (output compare y) 
[bit6] IOP : Interrupt request flag (output compare x) 
 

IOP 

State 

Read 

Write 

0 

Without interrupt request 

Flag (IOP) is cleared. 

1 

With interrupt request 

No effect on operations 

⋅

 

This bit becomes "1" when the count value of free-run timer (TCDT) corresponds to the output compare 

compare register (OCCP). 

⋅

 

The interrupt request becomes enabled when the interrupt enable bit (IOE) is "1". 

⋅

 

If a read-modify-write (RMW) instruction is executed, "1" is always read. 

 

[bit5] IOE : Interrupt request enable (Output compare y) 

[bit4] IOE : Interrupt request enable (Output compare x) 
 

IOE 

State 

0 

Output compare interrupt request is disabled. 

1 

Output compare interrupt request is enabled. 

⋅

 

This bit is used to "enable" the output compare interrupt for the compare register. 

⋅

 

While "1" is written to this bit, if the compare match interrupt flag bit (IOP) is set, the output compare 

interrupt is generated. 

 

[bit3, bit2] Reserved 

The read value is "1". 

The written value is "1". 

 

MN705-00010-1v0-E

847