Intel J1850 FH8065301455200 User Manual

1006

Datasheet

Default: 00000000h

Type: I/O Register

(Size: 32 bits)

ACPI_BASE_ADDRESS Type: PCI Configuration Register (Size: 

32 bits)
ACPI_BASE_ADDRESS Reference: [B:0, D:31, F:0] + 40h

31

28

24

20

16

12

8

4

0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

re

se

rv

ed

4

pc

iexp

_w

ak

e_d

is

usb

_

clkle

ss_e

n

re

se

rv

ed

5

rtc_e

n

re

se

rv

ed

6

pw

rb

tn

_en

re

se

rv

ed

7

gbl_e

n

re

se

rv

ed

8

tmrof_en

wa

k_

st

s

pc

iex

p

_w

ak

e_s

ts

us

b_clkle

ss

_

sts

re

se

rv

ed

pwrb

tnor

_sts

rtc

_

sts

re

se

rv

ed

1

pwrbtn

_sts

re

se

rv

ed

2

gb

l_sts

rse

rv

ed3

tmro

f_sts

31

0b

RO

reserved4: Reserved.

30

0b

RW

PCI Express Wake Disable (PCIEXP_WAKE_DIS) (pciexp_wake_dis): This bit 

disables the inputs to the PCIEXP_WAKE_STS bit in the PM1 Status register from waking 

the system. Modification of this bit has no impact on the value of the 

PCIEXP_WAKE_STS bit. reset_type=Resume Well Reset#

29

0b

RW

USB clockless Wake Enable (USB_CLKLESS_EN) (usb_clkless_en): This bit 

enables the inputs to the USB_CLKLESS_STS bit in the PM1 Status register to wake the 

system. Modification of this bit has no impact on the value of the USB_CLKLESS_STS 

bit. reset_type=Resume Well Reset#

28:27

0b

RO

reserved5: Reserved.

26

0b

RW

RTC Alarm Enable (RTC_EN) (rtc_en): This is the RTC alarm enable bit. It works in 

conjunction with the SCI_EN bit: RTC_EN SCI_EN Effect when RTC_STS is set 0 x No 

SMI# or SCI. If system was in S1-S5, no wake even occurs. 1 0 SMI#. If system was in 

S1-S5, then a wake event occurs before the SMI#. 1 1 SCI. If system was in S1-S5, 

then a wake event occurs before the SCI. Note: This bit needs to be backed by the RTC 

well to allow an RTC event to wake after a power failure. In addition to being reset by 

SRTCRST_B assertion, PMC also clears this bit due to certain events: - Power button 

override - CPU thermal trip reset_type=SRTCRST_B

25

0b

RO

reserved6: Reserved.

24

0b

RW

Power Button Enable (PWRBTN_EN) (pwrbtn_en): This bit is the power button 

enable. It works in conjunction with the SCI_EN bit: PWRBTN_EN SCI_EN Effect when 

PWRBTN_STS is set 0 x No SMI# or SCI. 1 0 SMI#. 1 1 SCI. NOTE: PWRBTN_EN has no 

effect on the PWRBTN_STS bit being set by the assertion of the power button. The 

Power Button is always enabled as a Wake event. reset_type=Resume Well Reset#

23:22

0b

RO

reserved7: Reserved.

21

0b

RW

Global Enable (GBL_EN) (gbl_en): The global enable bit. When both the GBL_EN 

and the GBL_STS are set, PMC generates an SCI. reset_type=PMU_PLTRST_B

20:17

0b

RO

reserved8: Reserved.