National Instruments NI 5102 用户手册

The ADC on the NI 5102 is a pipelined flash converter with a maximum
conversion rate of 20 MS/s. The pipelined architecture imposes a 2.5 Scan
Clock cycle delay to convert analog voltage into a digital value, as shown
in Figure 4-7.

Figure 4-7. Scan Clock Delay

In reference to the Scan Clock signal, the digital value corresponding to the
first conversion (the first falling edge of the Scan Clock signal) outputs
synchronously with the third rising edge of the Scan Clock signal.

Using a pipelined architecture also introduces a lower limit on the scan rate.
For the NI 5102, the accuracy starts to degrade below about 1 kS/s.

The NI 5102 automatically adjusts for pipelined delay when you use the
internal scan clock. If you use an external scan clock, you must provide a
free-running clock to ensure reliable operation. You must also follow
timing specifications on the external scan clock as described in
Appendix A,

.

The NI 5102 supports two acquisition modes—pretrigger acquisition and
posttrigger acquisition.

In posttrigger acquisition mode, the hardware acquires a number of scans
after the Start Trigger occurs. When the trigger occurs, the input signal is
digitized and the desired number of scans are stored in onboard memory.
Table 4-4 shows the minimum and maximum number of samples the
NI 5102 can acquire.

Input

Scan Clock

1

2

3

4

1

2

3

4

5

6