Intel E3815 FH8065301567411 Data Sheet

 

Intel

®

 Atom™ Processor E3800 Product Family

Datasheet

2849

IMRLPRESC

Default: 0000000000000000h

The Inter-process Status and Message register for SC contains a message sent from 

the SC CPU to LPE. The format of the CPU message bits (29:0) is not defined in the HW 

specs. It is defined in the LPE Firmware specifications. The message may contain 

optional data fields stored in the shared memory region (mailbox). When the message 

is written in this register, the software must set bit 63 to indicate that the IPCSC is not 

33

0b

RW

This bit is used to generate the wake interrupt to SCU. When set the 

interrupt generation is enabled. When cleared the interrupt generation is disabled

32

0b

RW

Mask bit for S0ix Reentry interrupt to SCU

31:2

0b

RO

Reserved

1

0b

RW

IPCLPESC Interrupt Enable to SC CPU

0

0b

RW

IPCSC Interrupt Enable to SC CPU

Memory Mapped I/O Register

(Size: 64 bits)

PCI Configuration Register (Size: 32 bits)

[B:0, D:21, F:0] + 10h

6

3

6

0

5

6

5

2

4

8

4

4

4

0

3

6

3

2

2

8

2

4

2

0

1

6

1

2

8

4

0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

RS

VD0

SC

_LP

E

_I

PC

_

R

eq

u

es

t_

M

as

k

S

C

_L

PE

_

IPC

_Don

e_

M

as

k

63:2

0b

RO

Reserved

1

0b

RW

IPCSC interrupt Enable to LPE

0

0b

RW

IPCLPESC interrupt Enable to LPE