Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Datenbogen

This register provides the mechanism for clearing sample sequencer interrupt conditions and shows
the status of interrupts generated by the sample sequencers and the digital comparators which have
been sent to the interrupt controller. When read, each bit field is the logical AND of the respective

INR

and

MASK

bits. Sample sequencer interrupts are cleared by writing a 1 to the corresponding

bit position. Digital comparator interrupts are cleared by writing a 1 to the appropriate bits in the
ADCDCISC register. If software is polling the ADCRIS instead of generating interrupts, the sample
sequence

INRn

bits are still cleared via the ADCISC register, even if the

INn

bit is not set.

ADC Interrupt Status and Clear (ADCISC)

ADC0 base: 0x4003.8000
ADC1 base: 0x4003.9000
Offset 0x00C
Type RW1C, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

DCINSS0

DCINSS1

DCINSS2

DCINSS3

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

IN0

IN1

IN2

IN3

reserved

DMAIN0

DMAIN1

DMAIN2

DMAIN3

reserved

RW1C

RW1C

RW1C

RW1C

RO

RO

RO

RO

RW1C

RW1C

RW1C

RW1C

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x000

RO

reserved

31:20

Digital Comparator Interrupt Status on SS3

Description

Value

No interrupt has occurred or the interrupt is masked.

0

Both the

INRDC

bit in the ADCRIS register and the

DCONSS3

bit in the ADCIM register are set, providing a level-based
interrupt to the interrupt controller.

1

This bit is cleared by writing a 1 to it. Clearing this bit also clears the

INRDC

bit in the ADCRIS register.

0

RO

DCINSS3

19

Digital Comparator Interrupt Status on SS2

Description

Value

No interrupt has occurred or the interrupt is masked.

0

Both the

INRDC

bit in the ADCRIS register and the

DCONSS2

bit in the ADCIM register are set, providing a level-based
interrupt to the interrupt controller.

1

This bit is cleared by writing a 1 to it. Clearing this bit also clears the

INRDC

bit in the ADCRIS register.

0

RO

DCINSS2

18