Fujitsu FR81S User Manual

CHAPTER 25: 16-BIT OUTPUT COMPARE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : 16-BIT OUTPUT COMPARE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

13 

BTS0 

Function 

0 

Transfer is activated when 0 is detected (ch.0). 

1 

Transfer is activated when a compare clear match occurs (ch.0). 

⋅

 

This bit is used to select the timing of data transfer from the output compare buffer register (OCCPB0) 

to the output compare register (OCCP0). 

⋅

 

When this bit is set to "0": 

Data transfer is activated when the count value of "0" is detected on the 16-bit free-run timer. 

⋅

 

When this bit is set to "1": 

Data transfer is activated when a compare clear match occurs on the 16-bit free-run timer. 

⋅

 

For ch.2 and 4, the operation is the same as ch.0. 

 

CMOD 

Function 

0 

For the compare mode control register: MOD0=0 

    The compare output 0 is immediately inverted 

    when there is a match with the output compare   

    register (OCCP0).   

For the compare mode control register: MOD1=0 

    The compare output 1 is immediately inverted 

    when there is a match with the output compare 

    register (OCCP1).   

For the compare mode control register: MOD0=1 or 

  MOD1=1 

 

 

Set to "1" when a match is detected in up-count mode.   

Reset to "0" when a match is detected in down-count 

mode.   

1 

For the compare mode control register: MOD0=0 

    The compare output 0 is immediately inverted   

    when there Is a match with the output compare   

    register (OCCP0).   

For the compare mode control register: MOD1=0 

    The compare output 1 is immediately inverted 

when there is a match with the output compare 

register (OCCP0 or OCCP1). 

For the compare mode control register: MOD0=1 or   

MOD1=1 

 

 

Set to "0" when a match is detected in up-count mode.   

Reset to "1" when a match is detected in down-count 

mode. 

 

MN705-00010-1v0-E

968