Fujitsu FR81S User Manual

CHAPTER 25: 16-BIT OUTPUT COMPARE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : 16-BIT OUTPUT COMPARE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

16 

IOP0 

Function 

Read 

Write 

0 

No compare match interrupt occurs for the 

output compare register (OCCP0). 

This bit is cleared. 

1 

Compare match interrupt occurs for the output 

compare register (OCCP0). 

This bit remains unaffected. 

⋅

 

This bit is an interrupt flag that indicates whether the value of the output compare register (OCCP6) 

matched that of the 16-bit free-run timer. 

⋅

 

This bit is set to "1" when the compare register value matches the 16-bit free-run timer value. 

⋅

 

An output compare interrupt occurs if this bit is set while the compare match interrupt enable bit 

(IOE0:bit4) is enabled ("1"). 

⋅

 

When this bit is set to "0": This bit is cleared. 

⋅

 

When this bit is set to "1": This bit remains unaffected. 

⋅

 

For ch.2 and 4, the operation is the same as ch.0. 

 

If a read-modify-write instruction is executed, "1" is always read.   

 

If a software clear (write of "0") or a clear due to an interrupt clear signal ("H") and a hardware set occur at 

the same time, the hardware set takes precedence. 

  [bit5] IOE1: Compare match interrupt enable bit 

IOE1 

Function 

0 

Compare match interrupt is disabled for the output compare register (OCCP1).   

1 

Compare match interrupt is enabled for the output compare register (OCCP1).   

⋅

 

This bit is used to enable an output compare interrupt for the output compare register (OCCP1). 

⋅

 

An output compare interrupt occurs if the compare match interrupt flag bit (IOP1: bit7) is set while this bit 

is set to "1". 

⋅

 

For ch.3 and 5, the operation is the same as ch.1. 

 

IOE0 

Function 

0 

Compare match interrupt is disabled for the output compare register (OCCP0).   

1 

Compare match interrupt is enabled for the output compare register (OCCP0).   

⋅

 

This bit is used to enable an output compare interrupt for the output compare register (OCCP0). 

⋅

 

An output compare interrupt occurs if the compare match interrupt flag bit (IOP0: bit6) is set while this bit 

is set to "1". 

⋅

 

For ch.2 and 4, the operation is the same as ch.0. 

 

MN705-00010-1v0-E

971