Fujitsu FR81S User Manual

CHAPTER 39: RAMECC 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : RAMECC 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

22 

The test mode is explained. 

In this mode an ECC false error (a pseudo ECC error) is generated in order to debug software.   

The ECC false error (a pseudo ECC error) of XBS RAM, as well as Backup-RAM, is generated in 

accordance with the following procedures: 

 

1. The  address  where  a  false  error  (a  pseudo  error)  is  caused  in  ECC  false  error  generation  address 

register (EFEARX) is specified. 

2. The byte and the bit are set by ECC false error    generation control register XBS RAM (EFECRX).   

(a) Byte position of EFECRX:EY[7:0] in which a false error (a pseudo error) is caused is specified. 

(b) Bit position of EFECRX:EI[7:0] in which a false error (a pseudo error) is caused is specified. 

3. One ("1") is  written to the FERR bit of the ECC  false error generation control register XBS RAM 

(EFECRX). 

 

Those data including errors intentionally are written to the address specified with EFEARX, where byte 

position and bit position in the address are specified with EY[7:0] and EI[7:0], respectively. Then the CPU 

reads the data subsequently, detecting the false error (a pseudo ECC error). 

The operation after "1" is written to the FERR bit will be performed automatically. 

MN705-00010-1v0-E

1313