Manualsbrain.com
  1. Manuals
  2. Brands
  3. Fujitsu
  4. FR81S
  5. User Manual

Fujitsu FR81S User Manual

Download
Page of 2342
CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 
 
 
4. Registers 
 
FUJITSU SEMICONDUCTOR LIMITED 
CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 
FUJITSU SEMICONDUCTOR CONFIDENTIAL 
54 
4.3.4. 
Receive Data Register/Transmit Data Register: 
RDR/TDR 
The receive data register and transmit data register are located within the same addresses. When read, it 
functions as the receive data register and when written, it functions as the transmit data register. When FIFO 
is enabled, the address of RDR/TDR will be the address for reading/writing FIFO. 
 Read 
 RDR1n-0n(n=0 to 11) : Address Base addr + 04
H
 (Access: Byte, Half-word, 
Word) 
 
31 
30 
29 
28 
27 
26 
25 
24 
bit 
D31 
D30 
D29 
D28 
D27 
D26 
D25 
D24 
 
0 
0 
0 
0 
0 
0 
0 
0 
Initial value 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
Attribute 
 
23 
22 
21 
20 
19 
18 
17 
16 
bit 
D23 
D22 
D21 
D20 
D19 
D18 
D17 
D16 
 
0 
0 
0 
0 
0 
0 
0 
0 
Initial value 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
Attribute 
 
15 
14 
13 
12 
11 
10 
9 
8 
bit 
D15 
D14 
D13 
D12 
D11 
D10 
D9 
D8 
 
0 
0 
0 
0 
0 
0 
0 
0 
Initial value 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
Attribute 
 
7 
6 
5 
4 
3 
2 
1 
0 
bit 
D7 
D6 
D5 
D4 
D3 
D2 
D1 
D0 
 
0 
0 
0 
0 
0 
0 
0 
0 
Initial value 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
R,W 
Attribute 
 
The receive data register (RDR) is a 32-bit data buffer register for serial data reception. 
⋅
  Serial data signals sent to the serial input pin (SIN pin) are converted in the shift register and stored in 
the receive data register (RDR). 
Depending on the data length, received data will be filled from the lower bit and other bits become "0". 
Example: When the data length is 8 bits and "45"h is received: D7-D0="45"h, D31-D8=0 
⋅
  When the received data is stored in the receive data register (RDR), the reception data full flag bit 
(SSR:RDRF) will be set to "1". When reception interrupts are enabled (SSR:RIE=1), a reception 
interrupt request will be generated. 
⋅
  The receive data register (RDR) should be read out when the reception data full flag bit (SSR:RDRF) is 
"1". The reception data full flag bit (SSR:RDRF) will be automatically cleared to "0" when the receive 
data register (RDR) has been read out. 
⋅
  In case a reception error occurs (SSR:ORE is "1"), data in the receive data register (RDR) will become 
invalid. 
⋅
  When you read RDR, accesses must be made with following methods. 
⋅
  SSR:AWC=0: 16-bit access to lower 16 bits of RDR 
⋅
  SSR:AWC=1: 32-bit access 
⋅
  SSR:AWC=1 allows one-time read for any data length. 
⋅
  SSR:AWC=0 allows one-time read for any data length from 5 to 16 bits. 
⋅
  SSR:AWC=0 allows two-time reads for any data length with 20, 24, 32 bits.   
When you select one of lower bits (SSR:ES=0), first read must be lower 16 bits of received data and 
Fsecond read must be upper 16 bits of received data. 
MB91520 Series
MN705-00010-1v0-E
1367