Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

118 

Bit name

 

Function 

bit5  ACKE: 

Data byte 

acknowledge 

enable bit 

⋅

  If you set "1" to this bit, "L" will be output at the time of acknowledgement. 

⋅

  This bit may be changed only when any of following conditions is met. 

⋅

  DMA mode is disabled (SSR:DMA="0"), ACT="1" and INT bit is "1" 

⋅

  DMA mode is enabled (SSR:DMA="1"), ACT="1" and SSR:TBI bit is "1" 

⋅

  DMA mode is enabled (SSR:DMA="1"), ACT="1" and SSR:RDRF is "1" when in slave 

reception 

⋅

  ACT="0" 

This bit will be disabled on the following conditions. 

(1)  Acknowledgement for address fields except for reserved address (automatic 

generation). 

(2)  At data transmission (IBSR:RSA="0", IBSR:TRX="1", IBSR:FBT="0"). 

(3)  At slave reception with reception FIFO enable (FCR0:FE="1", MSS="0", ACT="1"), 

Always responds with ACK. 

(4)  When reception FIFO is enabled and WSEL is "0" at master reception (FCR0:FE="1", 

MSS="1", ACT="1", WSEL="0"), When the SSR:TDRE bit is "0", responds with 

ACK and when the SSR:TDRE bit is 1, responds with NACK. 

(5)  When reception FIFO is enabled, WSEL is "0", reserved address is detected, and slave 

is transmitted (IBSR:RSA="1", IBSR:TRX="1", IBSR:FBT="1"), always responds 

with ACK. If you want to respond with NACK, at an interrupt after the detection of 

reserved address, disable reception FIFO and set ACKE="0". 

(6)  When reception FIFO is enabled and WSEL is "1", the transmit data register has data 

on master reception (FCR0:FE="1", MSS="1", ACT="1", WSEL="1", 

SSR:TDRE="0"). 

 

"0": Acknowledge is disabled 

"1": Acknowledge is enabled 

bit4  WSEL: 

Wait select 

bit 

⋅

  When the DMA mode is prohibited (SSR:DMA=0), this bit selects whether an interrupt 

is generated (INT="1") before or after acknowledge and I

2

C bus is waited. 

⋅

  When the DMA mode is permitted (SSR:DMA=1), this bit selects whether an interrupt is 

generated (INT="1", SSR:TBI ="1" at transmission, SSR:RDRF ="1" at reception) 

before or after acknowledge and I

2

C bus is waited. 

⋅

  WSEL bit will be disabled on the following condition. 

(1)  When an interrupt to the first byte*

1

 generated (INT=1) 

(2)  When a reserved address detected (IBSR:FBT="1",IBSR: RSA="1") 

(3)  While the data transfer is in progress using FIFO and when NACK response *

2

 

detected (FCR0:FE="1", IBSR:RACK="1", ACT="1") 

(4)  When reception FIFO is used and reception FIFO becomes FULL 

*1: The first byte: indicates data after the (repeat) start condition. 

*2: NACK response: indicates that SDA of I

2

C bus is "H" in the acknowledge interval. 

 

"0": Wait after acknowledge (9 bits) 

"1": Wait after data transmission/reception is completed (8 bits) 

bit3  CNDE: 

Condition 

detect 

interrupt 

enable bit 

This bit is used to enable interrupts when a stop condition or a repeat start condition is 

detected in master mode or in slave mode (ACT="1"). When the RSC bit or the SPC bit in 

the IBSR register is "1" and this bit is "1", an interrupt occurs. 

 

"0": Repeat start/stop condition interrupt is disabled 

"1": Repeat start/stop condition interrupt is enabled 

bit2  INTE: 

Interrupt 

enable bit 

This bit is used to enable interrupts to the data transmission/reception and bus error in 

master mode or in slave mode (INT="1"). 

 

"0": Interrupt disabled 

"1": Interrupt enabled 

MN705-00010-1v0-E

1431