Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

120 

Bit name

 

Function 

bit0 

(4)  When DMA mode is disabled (SSR:DMA=0), WSEL is "0" and the SSR:TDRE bit is 

"1" in the second byte or later in slave transmission 

(5)  When DMA mode is disabled (SSR:DMA=0), WSEL is "0" and reception FIFO is 

disabled in slave reception. However, for slave reception at the first byte where a 

reserved address is detected, an interrupt will not occur at the 9th bit. 

(6)  When DMA mode is disabled (SSR:DMA=0), reception FIFO is enabled, for slave 

reception, when FIFO is Full 

 

< When DMA mode is enabled (SSR:DMA=1)> 

(1)  When DMA mode is enabled (SSR:DMA=1), in the first byte, no reserved address is 

detected and the SSR:TDRE bit is "1" in the transmission direction in slave mode 

(IBSR:TRX=1) 

(2)  When DMA mode is enabled (SSR:DMA=1), the SSR:TDRE bit is "1" when you 

prohibit reception FIFO without detecting the reservation address in the first byte in 

the receiving direction in slave mode (IBSR:TRX=0). 

(3)  When DMA mode is enabled (SSR:DMA=1), WSEL is "0" and When you write "1" in 

the INT bit when the SSR:TBI bit is "1" in the second byte or later in master operation 

 

<Other> 

(1)  Bus error detected 

 

INT bit reset conditions: 

(1)  write "0" to INT bit 

(2)  INT bit is "1", write "0" to MSS bit when ACT bit is "1" 

(3)  INT bit is "1", write "1" to SCC bit when ACT bit is "1" 

When DMA mode is disabled (SSR:DMA=0), writing "1" to this bit will not be effective. 

 

Notes: 

⋅

  When the DMA mode is permission (SSR:DMA=1), writes "1" in the INT bit and the 

master mode is operating when the SSR:TBI bit is "1" in the second byte or later, status 

interrupt (SIRQ="1") is not generated. 

⋅

  When you issue the repeat start condition when the DMA mode is permitted 

(SSR:DMA=1), the SSR:TBI bit is "1" and the IBCR:INT bit is "0", follow the steps 

below. 

        1. Write "1" to IBCR:INT bit. 

        2. Make sure that "1" has been set to the IBCR:INT bit. 

        3. Write a slave address to the TDR. 

        4. Set "1" to the IBCR:SCC bit. 

⋅

  When "0" is written in the INT flag when the INT flag is set in "1", the waiting of the I

2

C 

bus is released. 

⋅

  When the ISMK:EN bit is "0", the SSR:RDRF bit and the INT bit might be "1" 

depending on the reception timings. In this case, read received data and clear the INT bit. 

⋅

  For read-modify-write instructions, "1" will be read. 

⋅

 

When reception FIFO is enabled, even if reception FIFO is Full on the master reception 

operation, "1" will not be set to the INT bit.

 

 

 

MN705-00010-1v0-E

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