Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

119 

Bit name

 

Function 

bit1  BER: 

Bus error flag 

bit 

This bit indicates that an error has been detected on I

2

C bus. 

BER bit set conditions: 

(1)  While the first byte* transferring, detects a start condition or a stop condition. 

(2)  For the second byte or later, detects a (repeat) start condition or a stop condition at the 

2-9th (acknowledge) bit of data. 

BER bit reset conditions: 

(1)  Write "0" to the INT bit when BER = 1 

(2)  I

2

C interface disable (ISMK:EN bit="0") 

*: The first byte: indicates data after the (repeat) start condition. 

 

"0": No error 

"1": Error detected 

Note: 

Check this flag when interrupt flag (INT bit) turns "1". If it is "1", as normal send/receive 

operations could not be performed, send the data again. 

bit0 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

INT: 

Interrupt flag 

bit 

Sets this flag to "1" when in master or slave mode, after 8 or 9 bits (ACK) of the data 

transmission/reception, or upon a bus error. When the INT bit is "1", state of SCL turns to 

"L" and when "0", exits from "L" state except for bus errors. 

INT bit set conditions: 

<8th bit> 

<It is unrelated to the DMA mode >   

(1)  When a reserved address is detected in the first byte 

(2)  When WSEL is "1" and arbitration lost is detected in the second byte or later 

 

< When DMA mode is disabled (SSR:DMA=0)> 

(1)  When DMA mode is disabled (SSR:DMA=0), WSEL is "1" and the SSR:TDRE bit is 

"1" in the second byte or later in master operation 

(2)  When DMA mode is disabled (SSR:DMA=0), WSEL is "1" and reception FIFO is 

disabled, the SSR:TDRE bit is "1" in the second byte or later in slave operation 

(3)  When DMA mode is disabled (SSR:DMA=0), WSEL is "1" and the SSR:TDRE bit is 

"1" in the second byte or later in slave transmission 

(4)  When DMA mode is disabled (SSR:DMA=0), WSEL is "1" and reception FIFO 

disabled in the slave reception 

 

< When DMA mode is enabled (SSR:DMA=1)> 

(1)  When DMA mode is enabled (SSR:DMA=1), WSEL is "1" and the SSR:TBI bit is "1" 

and "1" is written to the INT bit in the second byte or later in master operation 

 

<9th bit> 

< It is unrelated to the DMA mode > 

(1)  When arbitration lost is detected in the first byte 

(2)  When NACK received except for stop condition output setting (write "0" to MSS bit 

in master operation) 

(3)  When WSEL is "0" and arbitration lost is detected in the second byte or later   

(4)  In the first byte, no reserved address is detected in the receiving direction in master or 

slave mode (IBSR:TRX=0) and there are reception FIFO data at reception FIFO 

enable state 

 

< When DMA mode is disabled (SSR:DMA=0)> 

(1)  When DMA mode is disabled (SSR:DMA=0), in the first byte, no reserved address is 

detected and the SSR:TDRE bit is "1" in the transmission direction in master or slave 

mode (IBSR:TRX=1) 

(2)  When DMA mode is disabled (SSR:DMA=0), the SSR:TDRE bit is "1" when you 

prohibit reception FIFO without detecting the reservation address in the first byte in 

the receiving direction in master or slave mode (IBSR:TRX=0) 

(3)  When DMA mode is disabled (SSR:DMA=0), WSEL is "0" and the SSR:TDRE bit is 

"1" in the second byte or later in master operation 

MN705-00010-1v0-E

1432