Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

8. Operation of I2C 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

346 

*1: If any of following conditions is met, it is necessary to set the IBCR:ACKE bit and IBCR:WSEL bit to "1" and 

determine whether the device is to work as the master or slave for subsequent data. 

⋅

  Reserved address is a general-call address in a multi-master configuration 

⋅

  An arbitration lost is detected and the device may work as the slave   

*2:    To issue the repeat start condition when the DMA mode is enabled (SSR:DMA=1), the SSR:TBI bit is set to "1" 

and the IBCR:INT bit is set to "0", follow the steps blow. 

 

⋅

 

If the 7-bit slave address detection is enabled (ISBA:SAEN="1"), you cannot specify a 7-bit slave 

address in the master mode. 

⋅

 

If you need to change the IBCR register during data sending or receiving, change it only when the 

interrupt flag (IBCR:INT) is "1". 

⋅

 

If the IBCR:WSEL bit is changed, when next data of interrupt flag (IBCR:INT) and the DMA mode is 

enable(SSR:DMA=1), it is used for the occurrence condition of transmission bus idle flag (SSR:TBI). 

⋅

 

When transmitting data is written to TDR while SSR:TDRE is "1" during transmitting data, detecting 

an ACK response will activate following operations. 

⋅

  When DMA mode is disabled (SSR:DMA=0), the interrupt flag (IBCR:INT) will not become "1" but 

written data will be transmitted. 

⋅

  When DMA mode is enabled (SSR:DMA=1), the transmission bus idle flag (SSR:TBI) will not 

become "1" but written data will be transmitted. 

⋅

 

When transmitting data is written to TDR while SSR:TDRE is "1" during receiving data, following 

operations will be activated. 

⋅

  When DMA mode is disabled (SSR:DMA=0), the interrupt flag (IBCR:INT) will not become "1" but 

only SSR:RDRF become "1" (when reception FIFO is enabled or number of data set in the FBYTE 

register is received). 

⋅

  When DMA mode is enabled (SSR:DMA=1), the transmission bus idle flag (SSR:TBI) will not 

become "1" but only SSR:RDRF become "1" (when reception FIFO is enabled or number of data set 

in the FBYTE register is received). 

 
 

 

MN705-00010-1v0-E

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