Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

8. Operation of I2C 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

369 

 

Figure 8-46 Slave Reception Interrupt (5)-when FIFO is Enabled   

(SSR:DMA="0", IBSR:RSA="0") 

 

           S  Slave Address  W   ACK Data   ACK  Data   ACK  Data   ACK P or Sr 

                                                                       △▲ 

                                                                     ① 

S: Start condition 

W: Data direction bit (Write direction) 

P: Stop condition     

Sr: Repeated start condition 



: Interrupt because of INTE = "1" 



: Interrupt because of CNDE = "1" 

(1) An interrupt generated because the reception FIFO gets full 

    - Read all data from the reception FIFO, and write INT = "0" 

 

 

 

 

Figure 8-47 Slave Reception Interrupt (6)-when FIFO is Enabled 

(SSR:DMA="0", IBCR:WSEL="0", IBSR:RSA="1") 

 

           S  Slave Address  W   ACK Data   ACK  Data   ACK  Data   ACK P or Sr 

                               △              △          △         △▲ 

                             ①              ②          ②         ③ 

S: Start condition 

W: Data direction bit (Write direction) 

P: Stop condition     

Sr: Repeated start condition 



: Interrupt because of INTE = "1" 



: Interrupt because of CNDE = "1" 

(1) An interrupt generated by matching the reserved address ("0000XXXX" or "1111XXXX") 

    - Read the reception data, and write ACKE = "1" and INT = "0" 

(2) An interrupt generated by 1 byte reception + acknowledgment output 

    - Write INT = "0" 

(3) An interrupt generated by 1 byte reception + acknowledgment output 

    - Interrupt by writing INT = "0" 

 

 

 

 

 

 

 

 

 

MN705-00010-1v0-E

1682