Fujitsu FR81S User Manual

CHAPTER 5: CLOCK 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

53 

The sub clock (SBCLK) is shown. 

The oscillation of the sub clock stops on any of the following conditions.   

⋅

  After the occurrence of reset (the bus idle wait time before stop is required. See "CHAPTER: RESET".) 

⋅

  During the stop mode   

⋅

  While a clock other than the sub clock (SBCLK) are selected as the source clock and "0" is set to 

CSELR.SCEN bit.   

⋅

  When the clock is used as a port because the clock is used for sub oscillation and port (metal option).   

 

After all the above conditions of the oscillation stop are cancelled and then the oscillation stabilization wait 

time which is set to CSTBR.SOSW[2:0] goes by, supplying the clock starts. The sub clock oscillation stops 

until "1" is set to because CSELR.SCEN bit is initialized to "0" at the time of return from the reset input or the 

INIT status. 

 

MN705-00010-1v0-E

214