Fujitsu FR81S User Manual

CHAPTER 7: RESET 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

RESET 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

39 

The reset sequence is shown.

 

This product transits from the initial state to start running the programs and hardware by disappearance of reset 

factors. A series of operations from this reset to the start of operation is called a reset sequence. This section 

explains the reset sequence. 

 

Figure 5-5 

Reset Sequence

 

 

Notes:   

-If (i) occurs after (vii) or during (v) or (vi), the sequence restarts from (i). 
-If (i) occurs after (B), the sequence restarts from (i). 

Refer to "Figure 2-1 Diagram of Device State Transitions" in CHAPTER of "CLOCK RESET STATE TRANSITIONS" for details. 

-The main clock oscillation stabilization wait time is taken during (iv). 
-The main clock oscillation stabilization wait time is taken during (vii), (viii), or (ix) if necessary (CMONR:MCRDY=0). 
-Refer to CHAPTER of "FIXEDVECTOR FUNCTION" for details on (x). 
-At illegal standby mode transition detection reset, the status is a bus idle status after generating reset source, so the status move to (ix). 
-Super initialize reset (SINIT) is issued at the recovery from standby (power shutdown) (A). However, because of preventing a reset to 

following block,the reset without SINIT to this block will be masked (B) during the reset period. 

(1) RTC (only watch mode) 
(2) External interrupt block 
(3) Power management unit 
(4) Clock generation block (only sub-clock selection register) 
 

Generate reset source (i) 

 

Power-on reset 

Internal low-voltage detection reset 

External reset + NMIX assert 

Generate reset source (ii) 

 

Watchdog reset 1 (HW) 

Watchdog reset 0 (SW) 

Generate reset source (iii) 

 

External reset 

External low-voltage detection reset 

Illegal standby mode transition detection reset 

Software reset 

Flash security violation reset 

 

Generate reset source (A) 

 

Recovery reset from standby 

  (power shutdown) 

Mask reset (B) 

Wait for bus idle 

(vi)

 

Wait for bus idle 

(v)

 

Issue super initialize 

reset (SINIT) 

(iv)

 

Issue initialize reset (vii) 

Issue reset (viii) 

(Chip reset sequence) 

Transition of Bus Control 

Fetch reset vector(x) 

Start the program 

Issue reset (ix) 

Issue initialize reset (D) 

Issue reset (E) 

(Chip reset sequence) 

Release mask of reset (F) 

Reset 

time out 

Bus idle 

Reset 

time out 

Bus idle 

Release only asynchronous reset 

Release synchronous reset 

MN705-00010-1v0-E

292