Fujitsu FR81S User Manual

CHAPTER 8: DMA CONTROLLER (DMAC) 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : DMA CONTROLLER (DMAC) 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

37 

Figure 5-4 Data Transfer Example 1 If Channel Priority Is Fixed 

 

 

Example 2: If transfer requests are issued simultaneously for ch.1 and ch.3 and if a transfer request on ch.0 

is issued during data transfer on ch.1, the data transfer on ch.1 is temporarily stopped and data 

transfer on ch.0 is started. During this time, the channel transition occurs in units of blocks. 

When the requested data transfer ends on ch.0, the data transfer is started on ch.1. Dotted lines 

in the figure show the block delimiters. 

Transfer request : Requests are issued for ch.1 and ch.3 simultaneously. When data is transferred on ch.1, 

another request for transfer on ch.0 is issued. 

Setting          :      Ch.0, ch.1 and ch.3 are set to the burst transfer mode, and data transfer occurs 3 times. 

Figure 5-5 Data Transfer Example 2 If Channel Priority Is Fixed 

 

•

 Round robin (DMACR:AT = 1) 

When data transfer is started on a channel, its priority is set to the lowest level. A channel priority below 

this level is raised by one level. In the round robin, data transfer starts on a channel having the highest 

priority when a transfer request is issued. The priority of the channel where data transfer has started is 

dropped to the lowest level. The priority is determined for each of block data transfer, and data transfer is 

started on the channel having the highest priority. The following gives a transfer example. Dotted lines in 

the figure show the block delimiters. 

Example :        Transfer request : Requests are issued for ch.0, ch.1 and ch.3 simultaneously. 

Setting          : Ch.0, ch.1 and ch.3 are set to the burst transfer mode; and data transfer occurs 3 times. 

Transfer request is generated 
on ch.0, ch.1, ch.3 

ch.0 

transfer end 

ch.1 

transfer end 

 

ch.3 

transfer end 

 

ch.0 

ch.1 

ch.3 

Transfer request is generated on ch.1, ch.3 

Transfer request is generated on ch.0 

ch.0 transfer end 

ch.1 transfer end

 

ch.3 transfer end

 

ch.0 

ch.1 

ch.3 

MN705-00010-1v0-E

336