Intel E3815 FH8065301567411 Data Sheet

 

Intel

®

 Atom™ Processor E3800 Product Family

Datasheet

2151

The RW/L property of this register is controlled by OCCFDONE bit. Note: U3OCM2 

allows the OC pins 8:5 to be mapped to the same 6 SS ports that U3OCM1 allows. This 

a llows flexibility in pairing SS ports with HS ports at the connector. Care must be taken 

to make s ure OC pin assignment is consistent across USB3 and USB2 ports (depending 

upon the pairing).

Default: 00000000h

8

0b

RW/L

Each bit position maps OC2 to a set of ports as follows: The 

OC2 pin is ganged to the overcurrent signal of each port that has its corresponding bit 

set. It is SW's responsibility to ensure that a given port's bit map is set only for one OC 

pin. Bit 11 10 9 8 Port 4 3 2 1

SUS

7:1

00h

RO

Reserved.

Core

0

0b

RW/L

Each bit position maps OC1 to a set of ports as follows: The 

OC1 pin is ganged to the overcurrent signal of each port that has its corresponding bit 

set. It is SW's responsibility to ensure that a given port's bit map is set only for one OC 

pin Bit 3 2 1 0 Port 4 3 2 1

SUS

PCI Configuration Register

(Size: 32 bits)

31

28

24

20

16

12

8

4

0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Rsvd1

OC

8M

Rsvd2

OC

7M

Rsvd3

OC

6M

Rsvd4

OC

5M

31:25

00h

RO

Reserved.

Core

24

0b

RW/L

Each bit position maps OC8 to a set of ports as follows: The 

OC8 pin is ganged to the overcurrent signal of each port that has its corresponding bit 

set. It is SW's responsibility to e nsure that a given port's bit map is set only for one OC 

pin. Bit 24 Port 1

SUS

23:17

00h

RO

Reserved.

Core