Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

121 

Serial status register (SSR) checks for the transmission/reception states. 



 SSRn(3 to 8, 10, 11) : Address Base addr + 02

 

7 

6 

5 

4 

3 

2 

1 

0 

bit 

REC 

TSET 

DMA 

TBIE 

ORE 

RDRF 

TDRE 

TBI 

 

0 

0 

0 

0 

0 

0 

1 

1 

Initial value 

R0,W 

R0,W 

R/W 

R/W 

R,WX 

R,WX 

R,WX 

R,WX 

Attribute 

 

Bit name 

Function 

bit7  REC: 

Reception error flag clear 

bit 

This bit clears the ORE bit of serial status register (SSR) 

⋅

  Writing "1" clears the ORE bit. 

⋅

  Writing "0" does not affect anything. 

A read always results in "0". 

bit6  TSET: 

Transmit buffer empty flag 

set bit 

This bit sets the TDRE bit in serial status register (SSR) 

⋅

  Writing "1" sets the TDRE bit. 

⋅

  Writing "0" does not affect anything. 

A read always results in "0". 

Note: 

Write "1" in this bit when the IBCR:INT bit is "1". 

bit5  DMA: 

DMA mode enable bit 

This bit enables/disables the DMA mode. 

⋅

  When this bit is set in "1", it becomes an interrupt condition 

corresponding to the DMA Transfer. 

⋅

  When usually transfer it, it becomes an interrupt condition when this bit 

is set in "0". 

See Table 8-1 "I

2

C Interface Interrupt Control Bits and Interrupt Factors" 

for details. 

"0": DMA mode is disabled 

"1": DMA mode is enabled 

Note: 

⋅

  When ISMK:EN=0 only, this bit can be change. 

bit6  TBIE: 

Transmission bus idle 

interrupt enabled bit (Only 

the DMA mode enabled is 

effective.) 

This bit is used to set TDRE bit of serial status register (SSR). 

⋅

  This bit enables/disables transmission bus idle interrupt request output to 

the CPU. 

⋅

  The transmission bus idle interrupt request will be output when DMA 

mode is enabled (DMA="1") and both TBIE bit and TBI bit are "1".   

⋅

  When DMA mode is disabled (DMA="0"), this bit becomes "0" and any 

writing operation will be ignored and "0" will be retained. 

When "0": Transmission bus idle interrupt request is disabled 

When "1": Transmission bus idle interrupt request is enabled 

bit3  ORE: 

Overrun error flag bit 

"0" Read: No overrun error 

"1" Read: There is an overrun error 

⋅

  If an overrun error occurs while a reception is in progress, this bit will be 

set to "1". To clear this bit, write "1" to the REC bit of the serial status 

register (SSR). 

⋅

  When the ORE bit and SMR:RIE bit are set to "1", a reception interrupt 

request will be output. 

⋅

  If this flag is set, the receive data register (RDR) will be disabled. 

⋅

  When you are using the reception FIFO, if this flag is set, the received 

data will not be stored in the reception FIFO. 

MN705-00010-1v0-E

1434