Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

122 

Bit name 

Function 

bit2  RDRF: 

Reception data full flag bit 

"0" Read: Receive data register (RDR) is empty 

"1" Read: Receive data register (RDR) contains data. 

 

⋅

  The flag indicates the state of the receive data register (RDR). 

⋅

  When the SMR:RIE bit and the reception data flag bit (RDRF) are "1", a 

reception interrupt request will be output. 

⋅

  When received data is loaded in the RDR, this flag will be set to "1" and 

when RDR is read out, it will be cleared to "0". 

⋅

  Set at the SCL falling timing in 8th bit of the data. 

⋅

  Also set at the NACK response *

1

. 

⋅

  While using reception FIFO, the RDRF will be set to "1" once the 

reception FIFO has received the specified number of data sets. 

⋅

  While using reception FIFO, the bit will be cleared to "0" once the 

reception FIFO becomes empty. 

⋅

  In the case where all the conditions below are met, when reception idle 

continues for more than 8 baud rate clocks, interrupt flag (SSR:RDRF) 

will be set to "1". 

⋅

  Reception FIFO idle detection enable bit (FCR:FRIIE) is "1" 

⋅

  Data count contained in the reception FIFO does not reach the transfer 

count 

⋅

  IBCR:BER bit is "0" 

If you read the RDR while the counter is counting 8 baud rate clocks, the 

counter will be reset to 0 and start counting 8 clocks again. 

*1: NACK response: indicates that SDA of I

2

C bus is "1" in the 

acknowledge interval. 

Note: 

In the case were all of the conditions below are met, SCL is made "L" after 

ACK is transmitted and SCL releases the state of "L" when the RDRF bit 

becomes "0". 

⋅

  Reception FIFO is unused 

⋅

  DMA mode is enabled (IBCR:DMA="1") 

⋅

  RDRF bit is "1" while receiving second or latter byte data 

(IBSR:TRX="0") 

⋅

  IBCR:WSEL="0" 

In the case where all of the conditions below are met, SCL is made "L" after 

1-byte data is received and SCL releases the state of "L" when the RDRF 

bit becomes "0". 

⋅

  Reception FIFO is unused 

⋅

  DMA mode is enabled (IBCR:DMA="1") 

⋅

  RDRF bit is "1" while receiving second or latter byte data 

(IBSR:TRX="0") 

⋅

  IBCR:WSEL="0" 

In case of reception with the DMA mode enabled (DMA=1) and reception 

FIFO used, SCL is made    "L" when reception FIFO becomes full and SCL 

releases the state of "L" when data is read    out from RDR even once. 

MN705-00010-1v0-E

1435